20道常見電路題（一）

Q：同步電路和異步電路的區別是什么？

同步電路：存儲電路中所有觸發器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發器的狀態的變化都與所加的時鐘脈沖信號同步。
異步電路：電路沒有統一的時鐘，有些觸發器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發器的狀態變化與時鐘脈沖同步，而其他的觸發器的狀態變化不與時鐘脈沖同步。
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Q：什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？

將兩個門電路的輸出端并聯以實現與邏輯的功能成為線與。在硬件上，要用OC門來實現，同時在輸出端口加一個上拉電阻。由于不用OC門可能使灌電流過大，而燒壞邏輯門。
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Q：解釋setup和hold time violation，畫圖說明，并說明解決辦法？

Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。
輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time。如不滿足setup time，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。
保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time不夠，數據同樣不能被打入觸發器。
建立時間（Setup Time）和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。
保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。
如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
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Q：什么是競爭與冒險現象？怎樣判斷？如何消除？

在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。
產生毛刺叫冒險。判斷方法：代數法、圖形法（是否有相切的卡諾圈）、表格法（真值表）。如果布爾式中有相反的信號則可能產生競爭和冒險現象。
冒險分為偏“1”冒險和偏“0”冒險。解決方法：一是添加布爾式的消去項；二是在芯片外部加電容；三是加入選通信號。
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Q：解釋SRAM、SSRAM、SDRAM三個名詞？

SRAM：靜態隨機存取存儲器（Static Random-Access Memory，SRAM）是隨機存取存儲器的一種。
SSRAM：Synchronous Static Random Access Memory 的縮寫，即同步靜態隨機存取存儲器。
SDRAM：同步動態隨機存取內存（synchronous dynamic random-access memory，簡稱SDRAM）是有一個同步接口的動態隨機存取內存（DRAM）。
SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數據輸入和其它控制信號均與時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數據輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動態隨機存儲器。
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Q：FPGA和ASIC的概念，他們的區別？

FPGA是可編程ASIC。
ASIC，專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。
與門陣列等其它ASIC（Application Specific IC）相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點。
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Q：單片機上電后沒有運轉，首先要檢查什么？

（1）首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。
（2）接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。
（3）然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形；經過上面幾點的檢查，一般即可排除故障了。
如果系統不穩定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統不穩定時，就可以并上電容試試（越靠近芯片越好）。
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Q：什么是同步邏輯和異步邏輯？

同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
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Q：你知道哪些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

常用邏輯電平：12V，5V，3.3V。
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
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Q：如何解決亞穩態？

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。
在亞穩態期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。

解決方法主要有：
降低系統時鐘；
用反應更快的觸發器（FF），鎖存器（LATCH）；
引入同步機制，防止亞穩態傳播；
改善時鐘質量，用邊沿變化快速的時鐘信號；
使用工藝好、時鐘周期裕量大的器件。
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Q：鎖存器、觸發器、寄存器三者的區別？

觸發器：能夠存儲一位二值信號的基本單元電路統稱為“觸發器”。
鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發器的時鐘輸入端CP連接起來，用一個公共的控制信號來控制，而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”。
寄存器：在實際的數字系統中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發器內有記憶功能，因此利用觸發器可以方便地構成寄存器。由于一個觸發器能夠存儲一位二進制碼，所以把n個觸發器的時鐘端口連接起來就能構成一個存儲 n位二進制碼的寄存器。
區別：從寄存數據的角度來看，寄存器和鎖存器的功能是相同的，它們的區別在于寄存器是同步時鐘控制，而鎖存器是電位信號控制。
可見，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數據信號之間的時間關系：若數據信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數據信號提前于控制信號到達并且要求同步操作，則可用寄存器來存放數據。
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Q：IC設計中同步復位與異步復位的區別？

異步復位是不受時鐘影響的，在一個芯片系統初始化（或者說上電）的時候需要這么一個全局的信號來對整個芯片進行整體的復位，到一個初始的確定狀態。而同步復位需要在時鐘沿來臨的時候才會對整個系統進行復位。
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Q：多時域設計中，如何處理信號跨時域？

不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中**級觸發器的亞穩態信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO、雙口RAM、握手信號等。
跨時域的信號要經過同步器同步，防止亞穩態傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。
這個同步器就是兩級d觸發器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關系，是異步的。
這樣做只能防止亞穩態傳播，但不能保證采進來的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。
如果兩個時鐘域之間傳送大量的數據，可以用異步FIFO來解決問題。
我們可以在跨越ClockDomain時加上一個低電平使能的LockupLatch以確保Timing能正確無誤。
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Q：給了reg的setup、hold時間，求中間組合邏輯的delay范圍？

Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。
輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。
保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。時hold time不夠，數據同樣不能被打入觸發器。即delay<period-Setuptime-holdtime
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Q：時鐘周期為T，觸發器D1的建立時間*大為T1max，*小為T1min，組合邏輯電路*大延遲為T2max，*小為T2min。觸發器D2的建立時間T3和保持時間應滿足什么條件？

建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間，如果保持時間不夠，數據同樣不能被打入觸發器。
Tffpd：觸發器輸出的響應時間，也就是觸發器的輸出在clk時鐘上升沿到來之后多長的時間內發生變化并且穩定，也可以理解為觸發器的輸出延時。
Tcomb：觸發器的輸出經過組合邏輯所需要的時間，也就是題目中的組合邏輯延遲。Tsetup：建立時間Thold：保持時間Tclk：時鐘周期

建立時間容限：相當于保護時間，這里要求建立時間容限大于等于0。保持時間容限：保持時間容限也要求大于等于0。