20道常見電路題（二）

Q：說說靜態、動態時序模擬的優缺點？

靜態時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過 對*大路徑延時和*小路徑延時的分析，找出違背時序約束的錯誤。
它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計 進行**的時序功能檢查，而且還可利用時序分析的結果來優化設計，因此靜態時序分析已經越來越多地被用到數字集成電路設計的驗證中。
動態時序模擬就是通常的仿真，因為不可能產生完備的測試向量，覆蓋門級網表中的每一條路徑。因此在動態時序分析中，無法暴露一些路徑上可能存在的時序問題。
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Q：LATCH和DFF的概念和區別？

（1）概念
電平敏感的存儲器件稱為鎖存器；分高電平鎖存器和低電平鎖存器，用于不同時鐘間的同步。
有交叉耦合的門構成的雙穩態存儲器件稱為觸發器，分為上升沿觸發和下降沿觸發，可認為是兩個不同電平敏感的鎖存器串聯而成，前一個鎖存器決定了觸發器的建立時間，后一個鎖存器決定了觸發器的保持時間。

（2）區別
latch由電平觸發，非同步控制。在使能信號有效時latch相當于通路，在使能信號無效時latch保持輸出狀態。DFF由時鐘沿觸發，同步控制。

latch容易產生毛刺（glitch），DFF則不易產生毛刺。

如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現。

latch將靜態時序分析變得極為復雜。

一般的設計規則是：在絕大多數設計中避免產生latch。它會讓您設計的時序完蛋，并且它的隱蔽性很強，非老手不能查出。latch*大的危害在于不能過濾毛刺。這對于下上等電路是極其危險的。所以，只要能用D觸發器的地方，就不用latch。
有些地方沒有時鐘，也只能用latch了。比如現在用一個clk接到latch的使能端（假設是高電平使能），這樣需要的setup時間，就是數據在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。
這就說明如果數據晚于控制信號的情況下，只能用 latch,這種情況就是，前面所提到的latch timing borrow。基本上相當于借了一個高電平時間。也就是說，latch借的時間也是有限的。

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Q：latch與register的區別，為什么現在多用register？行為級描述中latch如何產生的？

Latch（鎖存器）是電平觸發，Register（寄存器）是邊沿觸發，register在同一時鐘邊沿觸發下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當的應用latch則會大量浪費芯片資源。
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Q：什么是鎖相環（PLL）？鎖相環的工作原理是什么？

鎖相環是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現同步的，在比較的過程中，鎖相環電路會不斷根據外部信號的相位來調整本地晶振的時鐘相位，直到兩個信號的相位同步。

在數據采集系統中，鎖相環是一種非常有用的同步技術，因為通過鎖相環，可以使得不同的數據采集板卡共享同一個采樣時鐘。

因此，所有板卡上各自的本地80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因為每塊板卡的采樣時鐘都是同步的，所以都能嚴格地在同一時刻進行數據采集。
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Q：基本放大電路的種類及優缺點，廣泛采用差分結構的原因？

基本放大電路按其接法的不同可以分為共發射極放大電路、共基極放大電路和共集電極放大電路，簡稱共基、共射、共集放大電路。

共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄。常做為低頻電壓放大電路的單元電路。

共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數和輸出電阻與共射放大電路相當，頻率特性是三種接法中*好的電路。常用于寬頻帶放大電路。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻*大、輸出電阻*小的電路，并具有電壓跟隨的特點。常用于電壓放大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻*大、輸出電阻*小的電路，并具有電壓跟隨的特點。常用于電壓放大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。